Отправлено st256 26 апреля 2004 г. 12:39

Мы изготавливаем честный чип. Но для начала, моделируем его на FPGA (XILINX FF1152AGTO0345). Используем Model Sim и NC-Sim. Там в HDL симуляторе все получается красиво и правильно. Потом при помощи Synplify перегоняем HDL в Xilinx netlist. И в самой FPGA уже имеем глюк. Возможно ли такое? Есть ли глюки в описаных средах разработки?

Глюк выглядит как конфликт в конвеере.

• Ежу понятно, имитациооное моделирование и реальный объект - небо и земля.. — гоша   (26.04.2004 14:27, пустое)
  • И шо теперь делать, г-н Ёж? — st256   (26.04.2004 15:03, пустое)
    • Вы же умный человек, навряд -ли услышите что- то новое: Опред разработчиками на стадии проектирования. 1) Необх имитационного моделирования 2) Необх моделирования при пом проверочного на стенда и стендовых испытаний 3) Отладка на реальном объекте в любом случае обязятельна. — гоша   (26.04.2004 15:46, пустое)