2 Бав про синус и FPGA (+)
(«Телесистемы»: Конференция «Микроконтроллеры и их применение»)
|
Отправлено
SM 28 мая 2004 г. 01:23
|
 |
|
|
А Вы вгоните входную ногу FPGA в режим SSTL, а на Vref соответствующий подайте напругу, равную середине этого синуса. И должно все работать. В режиме SSTL входы являются скоротными компараторами с Vref.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail: 
info@telesys.ru
