The actual sample-and-hold takes place 1.5 ADC clock cycles after the start. («Телесистемы»: Конференция «Микроконтроллеры и их применение»)

The actual sample-and-hold takes place 1.5 ADC clock cycles after the start.

(«Телесистемы»: Конференция «Микроконтроллеры и их применение»)

Отправлено DASM 21 июля 2004 г. 12:27
В ответ на: Какое время на входе АЦП у AVR должен удерживаться сигнал. На все время преобразования или она делает выборку и хранит ее до окончания преобразования. отправлено pashtet 21 июля 2004 г. 12:24

Составить ответ ||| Конференция ||| Архив

Ответы

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru