VHDL конфа спит. По Verilog просветите плиз
(«Телесистемы»: Конференция «Микроконтроллеры и их применение»)
|
Отправлено
DASM 26 августа 2004 г. 00:10
|
|
|
|
хочу так
module lala(src,dest);
input src[7:0];
output src[7:0];
////////////
по книге от ЛеонардоСпектрум HDL (сам не знаю откуда она) так можно.
Но Quartus не хотит. Это вообще нормально, объявлять так вектор ?
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru