Отправлено Raif 20 марта 2001 г. 20:25 В ответ на: Надо посидеть подумать, но навскидку (+) отправлено Stewart Little 20 марта 2001 г. 15:51

как я понял из многочисленных источников синтез конструкции
x <= x + '1' выливается в синтез сумматора с регистром на выходе.

"Current synthesis tools do not synthesize counters well. Typically they generate an adder with one input tied to '1' and the output connected to a register. If we need a fast counter, for example, for a clock divider, we can declare a component representing the counter cell and instantiate it in the design with a component instantiation statement."
Peter J. Ashenden " The designers's guide to VHDL".
Опечатки мои.

BTW, в этой изрядно толстой книжке главу, посвященную синтезу писал совершенно другой мужик.

• счетчики - они очень разные бывают... и сумматоры тоже — yes   (21.03.2001 12:22, пустое)
• В нормальном синтезаторе можно посмотреть, во что синтезировалось ваше описание (+) — Stewart Little   (21.03.2001 10:13, 89 байт)
  • В любом случае мне пока трудно поверить, что синтез "c <= c + '1'" может быть столь же эффективным, как при объявлении счетчика через component и его использовании через port map...(0) — Raif   (22.03.2001 07:21, пустое)