[an error occurred while processing this directive]
|
Я просто все на VHDL делаю, и после разводки имею в дереве проета
в дирректории Timing и VHDL модель и SDF файл. Одна особенность, VHDL файл по дефолту компилиться в библтиотеку timing, и для того что бы можно было его вставить в готовый тест бенч, надо малость подпраить куда ему компилитьмся и в тест бенче сделать другую конфигурацию.
E-mail: info@telesys.ru