[an error occurred while processing this directive]
Вопрос по VHDL: преобразование типов
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
svensson 09 ноября 2002 г. 22:36
|
|
|
|
Как можно в VHDL преобразовать std_logic_vector в natural?
Нужно адресовать массив (простейший ROM) сигналом std_logic_vector, а компилятор просит natural
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru