Отправлено bryk 20 ноября 2002 г. 20:11 В ответ на: синтез схемы 16 разрядного таймера отправлено Alexandr B 09 ноября 2002 г. 13:01

module timer(clk,reset,out);
input clk;
input reset;
output out;

parameter reload = 117;
reg [7:0] counter
reg out;
wire zero = counter == 8'b0 ? 1'b1:1'b0; // тут могут быть иголки

always @(posedge clk or posedge reset)
if(reset)
begin
counter <= reload;
out <= 1'b0;
end
else
begin
out = zero; // а вот тут иголок уже не будет :)
// смотря какая частота конечно :)))
if(zero)
counter <= reload;
else
counter <= counter - 1;
end
endmodule