[an error occurred while processing this directive]
|
Кто-нибудь может подкинуть ссылку на VHDL-design UART-а или сам проект. Основные требования - программная и функциональная совместимость с 16550 с одной существенной разницей - нужны большие FIFO (по крайней мере 256 байт) на приемнике и передатчике. В стандартном Менторовском ядре это не меняется (16 байт). Делать самому просто нету времени... Увы
Заранее благодарен...
E-mail: info@telesys.ru