[an error occurred while processing this directive]
|
... что c wire можно делать только assign. А все, что меняется в блоках always, forever, initail - это reg. Здесь, IMHO, явный минус verilog'a по сравнению с VHDL где есть только signal и где и как его менять и имеет значения.
E-mail: info@telesys.ru