[an error occurred while processing this directive]
|
1. LCELL как и EXP не может выбросить. На место SOFT может воткнуть LCELL, если ему это понадобится. По умолчанию SOFT = WIRE.
2. Я его делаю не так. Конверчу AHDL->Verilog при помощи XPORT.EXE от ISE и синтезю с библиотеками для ASICа в Leonardo. Выходной формат в верилоге.
3. А дальше нетлист просто отправлять тем, кто будет ASIC печь, пусть делают с ним, что хотят. Ну или симуляцией с ним заниматься.
Все извраты с нетлистом - только для ASIC!!! Для FPGA/PLD конечно все вставляется в исходник...
E-mail: info@telesys.ru