Отправлено yes 23 декабря 2002 г. 10:01 В ответ на: Как в Verilog-е сделать условную компилляцию в зависимости от значения параметра? Нужно для разделения случая регистр 1 бит/ много бит. Или можно как-то иначе? отправлено Озадаченный 16 декабря 2002 г. 15:39

то есть написать два куска кода и параметр выбора передавать `define (или из командной строки)?