Отправлено Tunik 24 декабря 2002 г. 07:13

Проект на VHDL (Active HDL 4.2 + Sinplify Pro 7.01) для XC4010E. При попытке использовать в качестве выходного сигнала MD1 (задается с помощью библиотечного элемента из соответствующей библиотеке) при синтезе - узел, выходом которого является данный сигнал, без объявления войны и предупреждений выбрасывается из проекта (при этом сигналы MD0, MD2 в качестве входных воспринимаются нормально). При синтезе в FPGA Express того же проекта - все нормально.

• А атрибут syn_blackbox использовали? — Pashka   (24.12.2002 10:04, пустое)