Отправлено yes 07 марта 2003 г. 09:08 В ответ на: Вопрос по Verilog-у отправлено GMavr 06 марта 2003 г. 22:45

if (counter = (number + 1'b1))

= здесь описка или в этом вопрос?

если описка
то в верилоге как и в С == используется
поэтому это условие получается (должно) всегда false при number=255
и всегда true при number != 255

если вопрос что возвращает +
то проще так проверить

reg [7:0] counter;
reg [7:0] number;

always @(posedge MCLK)
counter = (number + 1'b1);

то должно быть 0

----------------------

ну и импульсов В ЭТОМ КОДЕ быть недолжно. (может где-то что-то еще дописано, так как видно, что это не весь код)

• Действительно непонятно — General   (21.03.2003 22:26, пустое, картинка)