[an error occurred while processing this directive]
Ответ: ;-) У меня точно такая же связка, но VHDL ;-) И выглядет красиво, но что странно еще и работает иногда ;))
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Jackal
13 марта 2003 г. 16:12
В ответ на:
Поработав с ALDEC+Symplify+Quartus получил ощущение, что все прелести Verilog закнчиваются не успев начаться, в принципе "все работает" но ОЧЕНЬ КРИВО!!! :о((((((, у соседа с VHDL при тех же равных условиях проблем много меньше, грустно, но факт.
отправлено cdg 06 марта 2003 г. 17:53
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru