[an error occurred while processing this directive]
смешанные проекты (Verilog + VHDL) какие средства для ксайлинса поддерживают?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
yes 21 марта 2003 г. 14:01
|
|
|
|
нетлисты соединять - не хочется
да и с моделированием - то ли какая-то фича для modelsim нужна то ли я неправильно пускаю его
если у кого есть примерчики скриптов - покажите
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru