[an error occurred while processing this directive]
AHDL 5.2 и ModelSim забыт как кошмарное прошлое.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
A_K_B
21 марта 2003 г. 17:23
В ответ на:
смешанные проекты (Verilog + VHDL) какие средства для ксайлинса поддерживают?
отправлено yes 21 марта 2003 г. 14:01
Составить ответ
|||
Конференция
|||
Архив
Ответы
А где-же счастливое настоящее???
—
cdg
(24.03.2003 19:36,
пустое
)
чего-то я тоже не понял. после NC-Verilog-a все это с непривычки кривым кажется, но Aldec - какая-то полуфункциональная детская игрушка (по крайней мере мне так показалось)
—
yes
(24.03.2003 09:39,
пустое
)
Ответ:
—
haris tauqeer
(15.10.2006 14:23
202.174.136.244
,
пустое
)
А мне AHDL 5.2 нравиться, всё просто и удобно :-)
—
dsmv
(24.03.2003 10:25,
пустое
)
???????
—
Elresearch
(22.03.2003 14:14,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru