[an error occurred while processing this directive]
Моделирование - Modelsim с самой полной лицензией (самый дорогой), Aldec. Синтез - все что видел, все отдельный синтез, потом соединение нетлистов.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Pashka
22 марта 2003 г. 14:36
В ответ на:
смешанные проекты (Verilog + VHDL) какие средства для ксайлинса поддерживают?
отправлено yes 21 марта 2003 г. 14:01
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru