[an error occurred while processing this directive]
|
Хочется реализовать на Верилоге следующий простейший узел.
У него два входа - А и B. Один выход - У.
И два управляющих входа , задающих правило "соединения"
входов и выхода.
При активном первом управляющем входе (обозначим его on_A)
Y повторяет вход А.
При активном втором управляющем входе (обозначим его on_B)
Y повторяет вход B.
А вот если оба управляющих сигнала активны, то
надо А переслать и в Y и в B.
Т.е. "B" на самом деле двунаправленный пин.
Хочется написать это только через assign и без всяких регистров. Написал уже десяток вариантов этой программки, но
MAX-Plus упорно не хочет меня понять ;) Помогите его уговорить!
E-mail: info@telesys.ru