[an error occurred while processing this directive]
|
Я не знаю, как это описать на верилоге... Но на AHDL это простая конструкция - A=LCELL(!LCELL(!B)). Я думаю, что должен быть какой-то элемент в библиотеке синтеза, аналогичный LCELL AHDL'я, описывающий один логический элемент ПЛИС.
E-mail: info@telesys.ru