[an error occurred while processing this directive]
|
|
Прошу прощения, за неточный вопрос.
Уточняю:
Зачем в синтезируемых описаниях на верилоге применяются intra-assignment'ы с указанием фиктивного времени в #1.
При чем, это делается только в процессах активных по переднему фронту. И только при фактических реализациях логики на основе триггеров.
Пример:
always @ (posedge clk or posedge rst)
begin
if (rst)
seg1 <= 1;
else if (go_seg1)
seg1 <=#1 1'b1;
else if (go_seg2)
seg1 <=#1 1'b0;
end
или другой:
always @ (posedge clk)
begin
if(initialize)
crc <= #1 0;
else if (enable)
begin
if (crc_next)
crc <= #1 crc_tmp ^ 15'h4599;
else
crc <= #1 crc_tmp;
end
end
Варинаты ответов:
1.для улучшения наблюдаемости при моделировании...
2.для улучшения распозноваемости поведенческих конструкций средствами синтеза
3.для проведения каких–то хитрых технологий верификации?
4.????
предлагайте варианты господа. Для ясности можете скачать какой–нить пример с www.opencores.com наример can-controller или i2c контроллер и более подробно поглядеть...
E-mail: info@telesys.ru