[an error occurred while processing this directive]
Подскажите по Verilog(+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
cdg 12 мая 2003 г. 15:33
|
|
|
|
Как сделать ожидание последовательности событий (они могут быть одинаковыми), например:
...
#2 a=1;
#5 b=2;
ждем фронта сигнала WR
#2 a=2;
#5 b=1;
ждем фронта сигнала WR
#2 a=0;
#5 b=0;
Составить ответ
|||
Конференция
|||
Архив
Ответы
- Ответ: — bryk (12.05.2003 20:25, 194 байт)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru