[an error occurred while processing this directive]
|
Согласитесь, что очень много вопросов связанных с VHDL сводятся к одному "а как это сделать на VHDL?".
Посмотрите в конференции вопрос чуть выше. Человек тратит время на изучение языка, чтобы отсинтезировать простенькую конструкцию.
Verilog в этом смысле более демократичен и не надо писать много _лишних_ для синтеза "слов", а тем более долго гадать "а как _это_ сделать?"
E-mail: info@telesys.ru