Отправлено dsmv 22 мая 2003 г. 15:53 В ответ на: а можно ли в VHDL описать декодер без case, if_else_if ? отправлено yes 22 мая 2003 г. 09:19

type type_memory is array( 0 to 255 ) of bit_vector(31 downto 0);
signal mem: type_memory:=(
x"00000001",
x"11111101",
....
others => ( others=> '0' ) );

data<=To_StdLogicVector(mem(conv_integer(unsigned(adr))));