|
|
VHDL - строго типизированный язык с избыточно длинными описаниями(да и прочего маразма хватает), с избыток его конструкций не поддерживается средствами синтеза
вроде бы алгоритмисты должны тащиться с VHDL
а схемотехники получать удовольствие от лаконичности Verilog-а
опять же большие проекты (я имею в виду коллективы с которыми я работал) как правило разрабатывают на Verilog-е, а маленькие (в которых функциональная часть меньше описывающих заголовков) на VHDL
странная ситуация....
E-mail: 
info@telesys.ru
