Так нельзя, это не верилог :) (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Так нельзя, это не верилог :) (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено andrew_b 26 мая 2003 г. 17:48
В ответ на: вот собственно конструкция, где я облажался? отправлено yes 26 мая 2003 г. 17:26

Агрегаты пишутся через запятую:
(indextmp, datatmp) <= ...
И никакой To_StdLogicVector не надо.

Отправка ответа