[an error occurred while processing this directive]
|
Многие тут продолжают рисовать схемы в редакторах, многие используют редакторы конечных автоматов, только линивый не пользуется корегенераторами что бы быстренько создать компаненту похожую на требуемую с последующей короткой доводкой ручками, и в результате по мне только 10-15% проекта я пишу от и до на VHDL, все остальное генериться автоматически из специальных средств рвзработки. И в будующем эти самые 10-15% будут только уменьшатся, так что на какой именно формальном языке спец средства будут создавать автоматически сгенеренные описания роли будет играть мало. Мне нпавиться VHDL так как он более четабельный, чем Verilog.
З.Ы. Интьересно что это за задача, которую Вы на Veriloge впишите в строку, а я на VHDL на страницу :)
E-mail: info@telesys.ru