[an error occurred while processing this directive]
|
то есть генерируется такой вот конвеер, я хочу посмотреть сигналы на входе/выходе каждой ступеньки
синтезированный RTL - OK, а в моделсиме неинициализируется, может вообще так в VHDL нельзя?
я подозревал, что пользы от generate не будет :), но такой измены, что сигналы вообще не достать не ожидал
dm_gen: for j in 15 downto 0 generate
dm15: if j=15 generate
d15: droundm
generic map (
i => j)
port map (
clk => clk,
XY => reg_line,
L => msg1,
Ri => msg2,
Ro => outp(j));
end generate dm15;
dm14: if j=14 generate
d14: droundm
generic map (
i => j)
port map (
clk => clk,
XY => reg_line,
L => outp(j+1),
Ri => msg1,
Ro => outp(j));
end generate dm14;
dm: if j<14 generate
d:droundm
generic map (
i => j)
port map (
clk => clk,
XY => reg_line,
L => outp(j+1),
Ri => outp(j+2),
Ro => outp(j));
end generate dm;
end generate dm_gen;
E-mail: info@telesys.ru