[an error occurred while processing this directive]
|
Сам тест-бенч, который формирует все сигналы, подводимые к симулируемому коду и эмулирует какие-либо подключенные внешние компоненты, пишется отдельно, и применяются там свободно и синтезируемые и несинтезируемые дела. А вот отлаживаемый модуль использует как раз в основном синтезируемые конструкции - из него-же потом надо сделать устройство (ну можно подобавлять и немного несинтезируемых - анализ на ошибочные ситуации, глитчи, загрузка блоков памяти начальными данными, задержечки, и т.п.). Смысл всего этого деяния такой - что можно используя тот-же тест-бенч прогнать на симуляторе уже синтезированный нетлист, и посмотреть отличия сигналов от "запланированных" после синтеза, после разводки... Это очень актуально для разработки ASIC, где (если ты не миллионер) нет возможности делать отладку в железе. Да и для проектов на программируемой логике, которые посложнее, тоже бывает очень полезным.
E-mail: info@telesys.ru