[an error occurred while processing this directive]
|
например Verilog имеет "poctponed" - #0
также условная компиляция (кроме 'for) была до 2001
ну и еще есть...
а если писать "фичи" которых принципиально нет в VHDL, то таблица будет в два раза больше
UDP, time checking tasks, defparam и вообще доступ к иерархии,...
внесены бессмысленные пункты : dynamic memory allocation - нафига это надо в HDL (ну и нет проблем через PLI сделать)
E-mail: info@telesys.ru