[an error occurred while processing this directive]
|
то, что у АЗИКов отжирает основное время, как правило решает синтез, в библиотеках wire-load модели как правило имеют запас, и после мапирования и разводки - времена улучшаются, но в общем библиотеки не причем (для определенного кристалла Xilinха библиотеки синтеза одинаковые - поэтому можно не рассматривать)
в АЗИКах можно "заморозить" модуль после синтеза/мапинга/плэйсмента/роутинга и использовать такие модули без затрат времени (как run-time софта, так и своего для переписания ограничений)
для XST можно ли делать так? какие разделы доки смотреть? я не нашел обширной (как обычно для АЗИК синтезаторов) доки по вопросу управления процессом синтеза (и в FPGA последующие шаги сильнее влияют и труднее оцениваются, поэтому мапингом...роутингом)
E-mail: info@telesys.ru