Отправлено yes 18 июня 2003 г. 10:56 В ответ на: Дурацкий вопрос. А что такое LCELL и может ли ему что-либо соответствовать в архитектурах от Xilinx ? Может и мне такое лекарство подойдет ? И как определяются места, куда имеет смысл пытаться вставлять LCELL ? отправлено Мартовский Котяра 17 июня 2003 г. 01:27

но при каких-то очень критических вещах наверно может понадобится
я ксайлинский констрейн гайд посмотрел - там есть возможность "заморозить" описание, чтобы синтез не трогал...

• я думаю что так явно LCELL, можно в низкоуровневых языках писать, наверно в Verilog|VHDL как то по другому — yes   (18.06.2003 10:57, пустое)
  • Можно и верилоге (+) — SM   (18.06.2003 12:49, 234 байт)
    • И синтезатор не имеет права соптимизировать поставленную вручную технолог. ячейку. Полностью по аналогии с азиками. — SM   (18.06.2003 12:50, пустое)
      • то же DC убирает ячейки, которые в базу данных вручную вставлены (если их не помечать атрибутами специальными) — yes   (18.06.2003 16:54, 177 байт)
        • Я этого не замечал - для азика расставлял в исходнике высокого уровня элементы задержки, выходные-входные ячейки, кое-какую логику, никаких аттрибутов не ставил. После синтеза все на месте. — SM   (18.06.2003 17:33, пустое)
          • ну может так удачно расставляли, что оптимизатор был бессилен улучшить - попробуйте пару инверторов — yes   (18.06.2003 17:44, пустое)
            • Я даже четыре пробовал :) Все ОК. — SM   (18.06.2003 17:46, пустое)
              • Ай. Эти инверторы (с мощным выходом) помечены в техн. либе как dont_touch... Просто не лазил раньше в либу. Так что похоже тут Вы правы. Мне просто повезло :) — SM    (19.06.2003 09:26, пустое)