[an error occurred while processing this directive]
ну а wireload модель и прочие прибабахи - они же как раз для того, чтобы оценить время после синтеза
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
вобщем непонятно чего я возмущаюсь :)
но просто хочется разобраться, наверно, я на ксайлинсы надолго подсел - хотелось бы понимать, чего и как с ними делать
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru