[an error occurred while processing this directive]
Ответ: Понял правильно, временные ограничения прикладываются на PAR, только еще проверяются на всех предыдущих стадиях, и если что-то принципиально не сходится выплёвавает на той стадии на которой не сошлось
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
vitus_strom 19 июня 2003 г. 15:21
В ответ на: про FPGA timing отправлено
yes 17 июня 2003 г. 12:04