[an error occurred while processing this directive]
|
Возможно ли задание значения сигнала по умолчанию:
1) на входе блока, т.е. когда вход не подключается, а его значение принимается равным 0 или 1;
2) цепи внутри блока - просто парит в case описывать в каждой ветке состояние сигнала, если этого не делать синтезируются LATCH, можно ли это обойти???(в AlteraHDL это делалось на ура)
E-mail: info@telesys.ru