[an error occurred while processing this directive]
Вопрос к знатокам Verilog
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено cdg 21 июня 2003 г. 09:18

Возможно ли задание значения сигнала по умолчанию:
1) на входе блока, т.е. когда вход не подключается, а его значение принимается равным 0 или 1;
2) цепи внутри блока - просто парит в case описывать в каждой ветке состояние сигнала, если этого не делать синтезируются LATCH, можно ли это обойти???(в AlteraHDL это делалось на ура)

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru