[an error occurred while processing this directive]
вопрос к знатокам VHDL: можно ли в "агрегатах" std_logic_vector использовать range
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
миниатюрный аудио-видеорекордер mAVR

Отправлено yes 01 июля 2003 г. 15:38

так не работает (по невнятным сообщениям об ошибке складывается впечатление, что в этом агрегате допустимы только ulogic)

signal DATA : std_logic_vector(31 downto 0);
signal STATIC_OUT : std_logic_vector(4 downto 0);

DATA <= (4 downto 0=>STATIC_OUT, others => '0') when OE='1';

нашел единственную полезную фичу в VHDL, позволяющую лаконично писать - others, и та не работает :(

Составить ответ  |||  Конференция  |||  Архив

Ответы

Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 

Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru