А сами-то так пробовали? Есть мнение, что конкатенацию так использовать нельзя. («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] А сами-то так пробовали? Есть мнение, что конкатенацию так использовать нельзя.

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено andrew_b 01 июля 2003 г. 17:41
В ответ на: Ответ: А лучше так LMX_OUT&SI_OUT&RF_ADDR&RF_OUT&DATA_OUT <= (others=>'0'); но логичней конечно было бы поотдельности отправлено vitus_strom 01 июля 2003 г. 17:30

Составить ответ ||| Конференция ||| Архив

Ответы

Ответ: Ну сделай сигнал какой нибудь, ему присвой эту конкатенацию, а потом обнули (сам не пробывал, но этот вариант точно пойдёт) — vitus_strom (01.07.2003 20:09, пустое)
не verilog, а VHDL итить его мать — yes (01.07.2003 17:47, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru