[an error occurred while processing this directive]
не verilog, а VHDL итить его мать
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
yes
01 июля 2003 г. 17:47
В ответ на:
А сами-то так пробовали? Есть мнение, что конкатенацию так использовать нельзя.
отправлено andrew_b 01 июля 2003 г. 17:41
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru