Отправлено jm 02 июля 2003 г. 16:51 В ответ на: вопрос к знатокам VHDL: можно ли в "агрегатах" std_logic_vector использовать range отправлено yes 01 июля 2003 г. 15:38

*
DATA <= (0=>STATIC_OUT(0), 1=>STATIC_OUT(1),2=>STATIC_OUT(2),3=>STATIC_OUT(3), others => '0') when OE='1';

**
раз синтезатор(кстати, о каком идет речь?) хотел ulogicvector - попробуюте в выражение агрегата поместить вектор,преобразованный данной функцией (use ieee.std_logic_1164.all;)
FUNCTION To_StdULogicVector ( s : std_logic_vector ) RETURN std_ulogic_vector;

***
используя промежуточный сигнал типа integer применить 2 функции из пакета от экземпляря (use exemplar.exemplar_1164.all;).
evec2int (l: std_logic_vector) return integer;
int2evec (l: integer, size : integer := 32) return std_logic_vector;
size можно задавать generic-ом
в случае, если в вектор-приемник нужно положить несколько векторов неподряд (со вставками нулей)- необходимо предварительно собрать вектор-исходник конкатенацией