|
|
vec2<=vec1(23 downto 0) & vec1(31 downto 24);
- очень сложная конструкция, менее чем за полдня - никак.
ну и еще читата - для автора послания cms:
...The loop variable i does not have to be declared. It holds an
integer value since the loop range is an integer range.
а если серьезно:
"+ verilog" - повышенная лаконичость
"+ vhdl" - повышенная читабельность
взаимно исключающие характеристики - т.е. по закону сохранения всего - если одной больше то другой, соответственно, -меньше.
посему - выбор можно делать осмысленно (без болб@....), взвесив стоимость дискового пространства и т.д.
для Сшников - ставя минимальный срок изучения найвысшим приоритетом - однозначно verilog.
исходя из факта, что и тот и другой потенциально рабочие, лично я выбор делал спонтанно, сравним два текста. ничего не поняв, vhdl мне приглянулся больше. дело-то не в языке.
а что до схематика - безперспективно с точки зрения больших проектов и сточки зрения грядущего обновления версий софта.
по ahdl - можно провести аналогию с шекелем. валюта - зашибись, но только для Израиля.
E-mail: 
info@telesys.ru
