|
|
Да, в ручную сдвинуть непараметризованный регистр - дело не хитрое. Но объясните, в чем тогда весь кайф VHDL перед тем же схематиком, если ковыряние все тоже, только в ASCII? Я, по наивности, думая раз VHDL - это высокоуровневое средство, пытался соответственно на нем и работать - исполъзовать, например, операнды сдвига - SLL, SLA, ROL и т.д. Куда там. Назанимавшись с ними от души сдался и написал как выше. Наивно было думать, что умный синтезатор увидев for ... loop с диапазоном определенной разрядности будет интерпретировать его как нормальный счетчик а не как софтварную абстракцию. То, что они это где-то (кстати, где?) прописали, лучше от этого VHDL не делает. Маловато пока ума у синтезатора, кривоваты (я уже говорил - любовь зла, полюбишь и .... VHDL) конструкции языка. Для того, чтобы получить синтезируемый проект, VHDL-проект все равно надо писать на уровне бит, что есть одно и тоже, что и схематик. Разве что for ... generate трудоемкость уменьшает. А необходимость разбираться с VHDL-ными рудиментами и неочевидностями, равно как с утонченным восприятем VHDL-проекта синтезатором все обламывет. Только тест-бенчи на VHDL еще и можно писать. Да и то фонтан.
E-mail: 
info@telesys.ru
