|
|
Он не мертв. И не будет мертв (по крайней мере, как минимум, для меня) Благодаря фирме XILINX. Которая сделала замечательный конвертор AHDL->Verilog. Еще раз опишу все прелести такого процесса.
1). Язык AHDL мне лично нравится больше всех остальных как и по его структуре, так и по тому, что для описания одного и того-же в нем надо нажимать на кнопки меньшее количество раз, чем в верилоге и тем более чем в vhdl. В среднем. Естессно можно найти отдельно взятые ситуации, где это не так, но это не цель.
2). Конвертированный файл использует минимум конструкций языка verilog, что дает совместимость со ВСЕМИ синтезаторами и моделировщиками. В отличие от писания непосредственно на верилоге, где надо думать что можно, что нельзя. Вечно нарываешься - кто-то двумерные массивы не поддерживается, кто-то defparam, кто-то еще что-то...
3). В AHDL есть больше выбора в использовании регистров - они ведь описываются как конкретный схемотехнический элемент (D- T- RS- триггеры, LATCH...), и не надо замудряться со списками чувствительностей, always'ами и прочими прокладками. Для меня это плюс, и большой. Опять-же не надо лишнего писать.
E-mail: 
info@telesys.ru
