|
|
http://fpga-faq.narod.ru/LanguageWhitePaper.pdf
Краткое резюме: VHDL по прежнему рулит (вот сравнили бы они его с AHDL!). Причины: строгая типизация, вынесенность многих языковых средств во внешние пакаджи, тестбенчи. В Verilog'e же наоборот - анархия, проект синтезится по разному на разных релизах одного и того же софта, все что что можно упихано непосредственно в стандарт, что не прибавляет гибкости, и не пишутся тестбенчи.
На горизонте появился новый System Verilog, но товарищи пришли к выводу, что он реально годится только на утешение ныне действующим верилогописателям. Вывод - ориентируйтесь на VHDL'2002.
З.Ы. По моему, и синтаксис VHDL надо конкретно перетряхнуть. Ну зачем, чтобы соединить два компонента pin-to-pin, я должен делать мартышкин труд: декларировать сигналы и подключать только через них?
Почему это нельзя описать аккуратной прозрачной конструкцией типа:
comp1.a <= comp2.b; ? Что, от этого хваленая читабельность нарушится?
E-mail: 
info@telesys.ru
