Возможен ли условный синтез по значению параметра в Verilog? («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Возможен ли условный синтез по значению параметра в Verilog?

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Навзничь 07 августа 2003 г. 11:42

Идея очень простая.

Есть модуль. В нем параметр. Есть ли возможность в зависимости от значения параметра синтезировать разные куски. ну как-нибудь так:

module TestModule(....);
parameter SynthesisParameter;
.....
.....

__if( SynthesisParameter == 1 )

assign ...

always @() ...

__else

assign ...

always @() ...

__endif

endmodule

безусловно, есть решение - наплодить разных модулей и потом их вставлять по `ifdef, но может, все же, есть возможность с параметром как-то?

Спасибо.

Отправка ответа