Еще один вопрос. Verilog-препроцессор в Synplify («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Еще один вопрос. Verilog-препроцессор в Synplify

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Навзничь 07 августа 2003 г. 11:52

конструкции

`ifdef ...
...
`else
...
`endif

вызвали у синтезатора бурю эмоций. (LS компилирует это дело на ура).
Есть ли возможность Synplify делать условный синтез? Версия 7.11

Спасибо.

Отправка ответа