Отправлено RobDSP 04 сентября 2003 г. 15:30

А именно - при моделировании нескольких одинаковых модулей на verilog с разными параметрами установлеными по "defpar" посление симулятором не применяются и все модули симулируются с одинаковыми параметрами. Проверьте может это у меня только такие глюки? В чистом 6.1 такого нет.