[an error occurred while processing this directive]
Что альтернативного для AHDL Generate есть в Verilog-е?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
YAB 14 сентября 2003 г. 21:30
|
|
|
|
надо последовательно массиву одних блоков присвоить соответствующие выводы цепи. на AHDL делалось все просто for ... generate...
А как здесь заводить массивы и делать со всем этим такие штучки?
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru