в Verilog 2001 есть generate, vector instantiation ... а вообще можно писать без generate (это типа как goto в процедурных языках) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] в Verilog 2001 есть generate, vector instantiation ... а вообще можно писать без generate (это типа как goto в процедурных языках)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено yes 15 сентября 2003 г. 08:52
В ответ на: Что альтернативного для AHDL Generate есть в Verilog-е? отправлено YAB 14 сентября 2003 г. 21:30

Составить ответ ||| Конференция ||| Архив

Ответы

Позвольте, позвольте. Меня смутило "goto". VHDL-ный generate позволяет параметризировать установку instance-ов (и портов). (AHDL наверно тоже самое). До Verilog2001 там такого не было в принципе. Вопрос: в Verilog2001 могу ли параметризировать установку instnce_ов (блоков, портов)? — zlyh (15.09.2003 11:03, пустое)
- не было — yes (15.09.2003 11:21, 428 байт)
  - я не удоволетворился. Уточняю ещё — zlyh (15.09.2003 12:10, 1593 байт)
    - BTW: книжка Douglas J. Smith - а , которую Вы рекламировали где-нибудь в сети не объявилась? — yes (15.09.2003 13:31, пустое)
    - прочитал несколько раз - не понял :) — yes (15.09.2003 13:20, 807 байт)
      - ещё — zlyh (15.09.2003 15:29, 1074 байт)
        
        у меня (VHDL) есть такая же ситуация — yes (15.09.2003 16:25, 405 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru