Отправлено yes 15 сентября 2003 г. 11:21 В ответ на: Позвольте, позвольте. Меня смутило "goto". VHDL-ный generate позволяет параметризировать установку instance-ов (и портов). (AHDL наверно тоже самое). До Verilog2001 там такого не было в принципе. Вопрос: в Verilog2001 могу ли параметризировать установку instnce_ов (блоков, портов)? отправлено zlyh 15 сентября 2003 г. 11:03

но некоторые писатели любят создавать отдельный модуль для каких-либо элементарных действий (типа фрагмент CSA сумматора, сдвигателя или декодера)
в то время как такие конструкции можно описать обычным for

а для if - generate был препроцессор (имхо, очень полезная штука отсутствующая в VHDL)

ну и verilog-mode для xemacs - я вообще считаю, что те расширения синтаксиса, которые в ней есть надо было стандартизировать

• я не удоволетворился. Уточняю ещё — zlyh   (15.09.2003 12:10, 1593 байт)
  • BTW: книжка Douglas J. Smith - а , которую Вы рекламировали где-нибудь в сети не объявилась? — yes   (15.09.2003 13:31, пустое)
  • прочитал несколько раз - не понял :) — yes   (15.09.2003 13:20, 807 байт)
    • ещё — zlyh   (15.09.2003 15:29, 1074 байт)
      • у меня (VHDL) есть такая же ситуация — yes   (15.09.2003 16:25, 405 байт)