Отправлено yes 15 сентября 2003 г. 13:20 В ответ на: я не удоволетворился. Уточняю ещё отправлено zlyh 15 сентября 2003 г. 12:10

я сам не очень Verilog 2001 пользую - раньше его не было, а сейчас пишу на VHDL

про concurrent -
можно описать процесс как комбинаторный
в Verilog 2001 - это always(*)
в verilog-mode - always(/*AUTOSENCE*/)
и пользоваться "sequential цикл"

1) - ну в VHDL это можно описать структурой или "незаконстрейненым" массивом (кстати их можно использовать как порты) и ее переопределять в каком-либо "глобальном пакадже" потом в цикле считать sizeof(всего)/sizeof(одного поля)

в Verilog я бы разбирал циклом (always .... for ...)

я как понимаю, что есть набор подмодулей (о чем я собственно и написал, что такой стиль мне не нравится) - как в этом случае быть - ХЗ

2) - если я понял :
for верилоговский - он же не вычисляет "по шагам", он как раз и генерит параллельные структуры

• ещё — zlyh   (15.09.2003 15:29, 1074 байт)
  • у меня (VHDL) есть такая же ситуация — yes   (15.09.2003 16:25, 405 байт)